看书，学了一些systemverilog关于测试平台连接的方法，其中讲到了接口的创建，看起来是简化了一些，清晰了一些，但在设计代码没采用接口的时候，验证单方面采用感觉还是意义不大，也见到了将tb和dut同时放到一个top的module里的方法，这样的话，引入接口确实例化省事不少。